10月13日，华为在上海练秋湖研发中心举行沟通会，首次系统披露麒麟9050系列背后的"逻辑折叠"技术。

　　华为半导体业务、无线终端芯片产品管理部部长徐松余介绍，该技术在麒麟9050系列上首次实现量产落地，系列芯片晶体管密度提升53.5%，混合键合数量超过5000万，有效信号互连超过500万。

　　麒麟芯片于2023年8月回归。徐松余透露，回归三年来，基于麒麟芯片的华为终端产品累计发货量已突破亿台。但他同时表示，回归并不意味着困难结束——Mate 60系列上市时，是团队"最兴奋、也是最担心的时刻"，兴奋的是芯片重回消费者手中，担心的是在现实条件仍受限的情况下，麒麟未来还能走多远。

　　此次披露的"逻辑折叠"，是华为给出的答案之一。

　　随着工艺逼近物理极限，几何缩微的收益越来越小，华为提出以"时间缩微"（韬定律，τ scaling）替代几何缩微，核心思路是压缩信号传播时延，"让数据少绕路，让计算不用等"。

　　逻辑折叠并非简单堆叠多颗芯片，而是在设计之初以三维视角进行系统设计，将逻辑电路分布在更适合的位置，把多颗DIE作为一颗完整芯片协同设计，从而缩短信号走线、提升晶体管密度。徐松余称，全球半导体产业几何缩微"挑战越来越大、收益越来越小"，华为的创新焦点已由此转向时间缩微。

　　量产指标方面，麒麟9050 Pro的CPU多核性能提升23%、大核能效提升41%，新一代达芬奇架构NPU性能提升140%、功耗降低66%；麒麟9050系列可在新增占用2.5GB内存的情况下流畅运行30B MoE端侧大模型，大模型加载性能提升25%，较上一代节省75%内存占用。

　　这条路线四年前开始探索。徐松余回忆，"刚开始工具也没有，流程也没有，方法也没有"，团队初期既不确定逻辑折叠能否真正改善性能与能效，也无法确认能否实现高良率、规模化量产。

　　麒麟9050 Pro最终完成量产验证：高速互联通道超过5000万，混合键合间距1.5微米，华为计划在2027年将其缩小至1微米，以支持更高密度互联及更多电路模块折叠。向三层、四层等更多层折叠是未来的演进方向之一，但最终采用何种架构仍需根据具体产品需求决定。

　　对于外界关注的问题，逻辑折叠能在多大程度上弥补先进制程差距？徐松余回应称，时间缩微的收益不仅是晶体管密度，还包括性能与能效改善；不同企业会根据自身条件选择技术路径，未来在某个阶段、某个节点，不同路线可能"殊途同归"。

　　这意味着华为并未将逻辑折叠定义为某一代先进制程的替代品——几何缩微依靠制造工艺提升器件性能，逻辑折叠从电路布局与互联效率入手，两条路线并不互斥，未来存在结合应用的空间。

　　徐松余还透露，2027年的麒麟芯片"已经在我们手上，测试符合预期"，更远的芯片已在规划和设计中。另据华为披露，麒麟9050系列由"中国电子产业托举"实现量产，测试机型为华为Mate 90 Pro Max，对比机型为Mate 80 Pro Max。

（文章来源：界面新闻）